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Search - uart fpga

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[Other resource] FPGA-digital-circuit-design

Description: < FPGA数字电子系统设计与开发实例导航> 一书的代码，FPGA数字电子系统设计与开发实例导航,用硬件描述语言编写的，I2C,UART,USB，VGA，CAN-BUS，网络等等的书籍配套原代码。。。。 使用方法： 1.拷贝到硬盘。 2.用ISE创建项目，分别加入各个代码文件，即可。
Platform: | Size: 1567644 | Author: 卢桂荣 | Hits:

[Other resource] FPGA+DSS+UART

Description: 用FPGA实现任意波形发生器的源代码，另外还包括FPGA实现UART，从而与MCU实现串行通信。
Platform: | Size: 2057 | Author: zhuangxb | Hits:

[Other resource] uart.core.for.FPGA

Description: 一个UART的FPGA core，附有详细的代码阅读笔记
Platform: | Size: 614257 | Author: 获得 | Hits:

[Other resource] uart

Description: 一个用verilog实现的fpga上的uart接口模块，包括测试模块和实体，并实现了输出接口和状态接口。
Platform: | Size: 14697 | Author: 顾向南 | Hits:

[Other resource] new-lins-uart-all

Description: 无私奉献，VHDL 源码，用于实现FPGA上的UART(串口控制器)，可以实现FPGA与单片机，PC机的串口通讯。
Platform: | Size: 6282 | Author: 骑士 | Hits:

[Communication] FPGA-UART

Description: 用FPGA器件实现UART核心功能的一种方法 串行外设都会用到RS232-C异步串行接口，传统上采用专用的集成电路即UART实现，如TI、EXAR、EPIC的550、452等系列，但是我们一般不需要使用完整的UART的功能，而且对于多串口的设备或需要加密通讯的场合使用UART也不是最合适的。如果设计上用到了FPGA/CPLD器件，那么就可以将所需要的UART功能集成到FPGA内部，本人最近在用XILINX的XCS30做一个设计的时候，就使用VHDL将UADT的核心功能集成了，从而使整个设计更加紧凑，更小巧、稳定、可靠
Platform: | Size: 27456 | Author: 开心 | Hits:

[Other resource] UART

Description: 用FPGA实现了RS232异步串行通信，所用语言是VHDL，另外本人还有Verilog的欢迎交流学习，根据RS232 异步串行通信来的帧格式，在FPGA发送模块中采用的每一帧格式为：1位开始位+8位数据位+1位奇校验位+1位停止位，波特率为2400。由设置的波特率可以算出分频系数，具体算法为分频系数X=CLK/(BOUND*2)。
Platform: | Size: 1429 | Author: saibei007 | Hits:

[Other resource] uart

Description: M_UART 介绍了通用异步收发器（UART）的原理，并以可编程逻辑器件FPGA为核心控制部件，基于超高速硬件描述语言VHDL在Xilinx公司的SpartanⅡ系列的2sc200PQ208-5芯片上编程完成UART的设计。经测试，该设计完全达到了设计要求。
Platform: | Size: 18918 | Author: lc | Hits:

[Other resource] uart

Description: 基于FPGA的uart控制器，波特率可选，VHDL编程，Quartusii 6.0 平台，vhdl语言编程
Platform: | Size: 5093955 | Author: 吕常智 | Hits:

[Documents] 基于FPGA的UART设计与实现

Description: 基于FPGA的UART设计与实现.本文采用EDA技术对通用异步收发器的设计。 本设计采用的是可编程逻辑器件FPGA实现UART的功能，将FPGA的核心功能集成到FPGA上。
Platform: | Size: 174904 | Author: manpeng | Hits:

[VHDL-FPGA-Verilog] UART for FPGA

Description: UART for FPGA
Platform: | Size: 10336 | Author: xxlsml | Hits:

[VHDL-FPGA-Verilog] Xilinx spartan 6 DDR 测试源代码

Description: Xilinx FPGA Spartan 6 上可运行的软核microblaze以及外设DDR, SPI,UART等测试代码
Platform: | Size: 18476664 | Author: jameszhou9019 | Hits:

[VHDL-FPGA-Verilog] sopc

Description: altera推出的基于它们fpga和cpld的构建嵌入式系统的新技术sopc的介绍。其集成在quartus II中-ALTERA due to launch them and they simply cpld Construction of the new Embedded System Technology sopc briefing. Its integrated into the Quartus II
Platform: | Size: 8863744 | Author: 刘吉 | Hits:

[VHDL-FPGA-Verilog] uart from opencores

Description: 用VHDL实现串口 可以实现与pc机的通信 收发 中断都可以 效果比较好-VHDL implement serial port, it can communicate with pc, it can accept and send message, and it can be interrupted.
Platform: | Size: 9216 | Author: 熊明 | Hits:

[Communication] 曼彻斯特码

Description: 今天看了一下从fpga上下的曼彻斯特编解码的程序，感觉不是很清楚，仿真了一下，更迷茫了，大家看看为啥这程序要这么编呢？ 程序比较长，不过写的应该还是不错的，看了后应该有收获。 总的思路是这样： 1 通过一个高频的时钟检测wrn信号，如果检测到上升沿，则表明开始编码，将输入的8位数据转为串行，并编码，然后输出。 2 定时信号是从高频时钟16分频后得到的，在wrn上升沿后16分频使能，在编码结束后禁止分频输出。 3 no_bits_sent记录串行输出的位数，应该是从0010到1001输出串行信号，到1010时编码结束，输出tbre表明编码完成。 问题是no_bits_sent在到了1010后还是会继续增加，直到1111，然后clk1x_enable 就为0，无法分频，clk1x就为一直流信号。这样当clk1x_enable再次为1的时候，no_bits_sent也不会增加，在1111上不变，clk1x_enable又会回到0了。 -today they simply watched from across the Manchester encoding and decoding process, not feeling very well, simulation a bit more confused, we look at procedures to be ready this series so? Procedures longer, but should still write good, it should have read harvest. The thinking is this : one by a high-frequency clock signal detection international, if detected rising edge, it indicates the beginning of coding will be entered into the eight to serial data and coding, and then output. Two timing signals from the high-frequency clock frequency 16 hours after the the international rising edge after 16 minutes frequency to enable the coding after the end of Prohibition-frequency output. 3 no_bits_sent record median serial output, it should be from 0010 to 1001 serial output signal to the end of
Platform: | Size: 5120 | Author: 游畅 | Hits:

[VHDL-FPGA-Verilog] uart

Description: 此上传文件实现的功能就是FPGA里实现从PC接收数据，然后把接收到的数据发回去。 使用的是串口UART协议进行收发数据。(The function of this upload file is to receive data from PC in FPGA and send back the received data.The serial port UART protocol is used to receive and receive data.)
Platform: | Size: 1649664 | Author: 木子桶 | Hits:

[VHDL-FPGA-Verilog] 中级篇03：UART，波特率115200与PC通信

Description: 本程序实现FPGA的串口通信功能，可以进行数字字符等的发送，波特率为115200(This program implements the serial communication function of the FPGA, and can transmit digital characters, etc., and the baud rate is 115200.)
Platform: | Size: 10554368 | Author: 小明d1 | Hits:

[VHDL-FPGA-Verilog] VerilogUart_Modelsim

Description: 使用Verilog编写的UART ，用Modelsim仿真工程。(use Verilog Write UART Program, Modelsim simmulate the project)
Platform: | Size: 47104 | Author: myBuf | Hits:

[VHDL-FPGA-Verilog] uart

Description: 电脑端发送数据与FPGA接收数据程序，uart模块，以及一部分项目里包含的其他的程序(Program for sending data from computer and receiving data by FPGA, UART module)
Platform: | Size: 18400256 | Author: godxun | Hits:

[VHDL-FPGA-Verilog] 国产FPGA参考设计IPCORE_UART_example_M5&M7

Description: 国产FPGA的UART参考设计IPCORE源代码。 The IP provides two kinds of simplified interface connected to EMIF bus and AHB bus for communication with 8051 core and ARM core.The two kinds of interface are full-duplex serial communication interface. Support programmable baud rate Synchronous mode, fixed baud rate 5-bi(The IP provides two kinds of simplified interface connected to EMIF bus and AHB bus for communication with 8051 core and ARM core.The two kinds of interface are full-duplex serial communication interface.)
Platform: | Size: 3162112 | Author: 空空居士 | Hits:
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